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  • MOS管與CMOS管知識與簡單CMOS邏輯門電路詳解
    • 發(fā)布時間:2019-11-16 16:16:13
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    CMOS,MOS管,CMOS邏輯電平
    CMOS概述
    CMOS是Complementary Metal Oxide Semiconductor(互補(bǔ)金屬氧化物半導(dǎo)體)的縮寫。它是指制造大規(guī)模集成電路芯片用的一種技術(shù)或用這種技術(shù)制造出來的芯片,是電腦主板上的一塊可讀寫的RAM芯片。因?yàn)榭勺x寫的特性,所以在電腦主板上用來保存BIOS設(shè)置完電腦硬件參數(shù)后的數(shù)據(jù),這個芯片僅僅是用來存放數(shù)據(jù)的。
    電壓控制的一種放大器件,是組成CMOS數(shù)字集成電路的基本單元。
    而對BIOS中各項(xiàng)參數(shù)的設(shè)定要通過專門的程序。BIOS設(shè)置程序一般都被廠商整合在芯片中,在開機(jī)時通過特定的按鍵就可進(jìn)入BIOS設(shè)置程序,方便地對系統(tǒng)進(jìn)行設(shè)置。因此BIOS設(shè)置有時也被叫做CMOS設(shè)置。
    MOS管概述
    MOS管又分為兩種類型:N型和P型。如下圖所示:
    CMOS,MOS管,CMOS邏輯電平
    以N型管為例,2端為控制端,稱為“柵極”;3端通常接地,稱為“源極”;源極電壓記作Vss,1端接正電壓,稱為“漏極”,漏極電壓記作VDD。要使1端與3端導(dǎo)通,柵極2上要加高電平。
    對P型管,柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導(dǎo)通,柵極5要加低電平。
    在CMOS工藝制成的邏輯器件或單片機(jī)中,N型管與P型管往往是成對出現(xiàn)的。同時出現(xiàn)的這兩個CMOS管,任何時候,只要一只導(dǎo)通,另一只則不導(dǎo)通(即“截止”或“關(guān)斷”),所以稱為“互補(bǔ)型CMOS管”。
    CMOS邏輯電平
    高速CMOS電路的電源電壓VDD通常為+5V;Vss接地,是0V。
    高電平視為邏輯“1”,電平值的范圍為:VDD的65%~VDD(或者VDD-1.5V~VDD)
    低電平視作邏輯“0”,要求不超過VDD的35%或0~1.5V。
    +1.5V~+3.5V應(yīng)看作不確定電平。在硬件設(shè)計(jì)中要避免出現(xiàn)不確定電平。
    近年來,隨著亞微米技術(shù)的發(fā)展,單片機(jī)的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應(yīng)用中,VDD為2.7V,甚至1.8V的單片機(jī)也已經(jīng)出現(xiàn)。將來電源電壓還會繼續(xù)下降,降到0.9V,但低于VDD的35%的電平視為邏輯“0”,高于VDD的65%的電平視為邏輯“1”的規(guī)律仍然是適用的。
    非門
    CMOS,MOS管,CMOS邏輯電平
    非門(反向器)是最簡單的門電路,由一對CMOS管組成。其工作原理如下:
    A端為高電平時,P型管截止,N型管導(dǎo)通,輸出端C的電平與Vss保持一致,輸出低電平;A端為低電平時,P型管導(dǎo)通,N型管截止,輸出端C的電平與VDD一致,輸出高電平。
    與非門
    CMOS,MOS管,CMOS邏輯電平
    與非門工作原理:
    ①、A、B輸入均為低電平時,1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。
    ②、A輸入高電平,B輸入低電平時,1、3管導(dǎo)通,2、4管截止,C端電位與1管的漏極保持一致,輸出高電平。
    ③、A輸入低電平,B輸入高電平時,情況與②類似,亦輸出高電平。
    ④、A、B輸入均為高電平時,1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。
    或非門
    CMOS,MOS管,CMOS邏輯電平
    或非門工作原理:
    ①、A、B輸入均為低電平時,1、2管導(dǎo)通,3、4管截止,C端電壓與VDD一致,輸出高電平。
    ②、A輸入高電平,B輸入低電平時,1、4管導(dǎo)通,2、3管截止,C端輸出低電平。
    ③、A輸入低電平,B輸入高電平時,情況與②類似,亦輸出低電平。
    ④、A、B輸入均為高電平時,1、2管截止,3、4管導(dǎo)通,C端電壓與地一致,輸出低電平。
    注:
    將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉,就成了“與”門、“或”門的邏輯符號。而實(shí)現(xiàn)“與”、“或”功能的電路圖則必須在輸出端加上一個反向器,即加上一對CMOS管,因此,“與”門實(shí)際上比“與非”門復(fù)雜,延遲時間也長些,這一點(diǎn)在電路設(shè)計(jì)中要注意。
    三態(tài)門
    CMOS,MOS管,CMOS邏輯電平
    三態(tài)門的工作原理:
    當(dāng)控制端C為“1”時,N型管3導(dǎo)通,同時,C端電平通過反向器后成為低電平,使P型管4導(dǎo)通,輸入端A的電平狀況可以通過3、4管到達(dá)輸出端B。
    當(dāng)控制端C為“0”時,3、4管都截止,輸入端A的電平狀況無法到達(dá)輸出端B,輸出端B呈現(xiàn)高電阻的狀態(tài),稱為“高阻態(tài)”。
    這個器件也稱作“帶控制端的傳輸門”。帶有一定驅(qū)動能力的三態(tài)門也稱作“緩沖器”,邏輯符號是一樣的。
    注:
    從CMOS等效電路或者真值表、邏輯表達(dá)式上都可以看出,把“0”和“1”換個位置,“與非”門就變成了“或非”門。對于“1”有效的信號是“與非”關(guān)系,對于“0”有效的信號是“或非”關(guān)系。
    上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關(guān)系,即對“1”(高電平)有效而言。而單片機(jī)中的多數(shù)控制信號是按照負(fù)有效(低電平有效)定義的。例如片選信號CS(Chip Select),指該信號為“0”時具有字符標(biāo)明的意義,即該信號為“0”表示該芯片被選中。因此,“或非”門的邏輯符號也可以畫成下圖。
    CMOS,MOS管,CMOS邏輯電平
    組合邏輯電路
    “與非”門、“或非”門等邏輯電路的不同組合可以得到各種組合邏輯電路,如譯碼器、解碼器、多路開關(guān)等。
    組合邏輯電路的實(shí)現(xiàn)可以使用現(xiàn)成的集成電路,也可以使用可編程邏輯器件,如PAL、GAL等實(shí)現(xiàn)。
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