在電路設(shè)計(jì)中,常常會(huì)出現(xiàn)發(fā)送接收兩方的信號(hào)電平不匹配的情況,例如在I2C bus上,處理器電平一般是1.8V,但EEPROM則一般還是3.3V。
在這種情況發(fā)生的時(shí)候,邏輯上有兩種解決方法: 1. 調(diào)整某一方的電平使其匹配 2. 將兩方芯片的高電平輸出解耦,通過(guò)中間器件使其正常工作。
兩種解決方法
調(diào)整某一方的電平使其匹配
對(duì)于一般的設(shè)計(jì)或者常規(guī)思路,調(diào)整電平是最簡(jiǎn)單的,無(wú)非增加一個(gè)電平轉(zhuǎn)換芯片,一種通用的電平轉(zhuǎn)換芯片如下,只需要做好reference voltage與input signal voltage的匹配,其他的芯片內(nèi)部的邏輯電路就可以完成了。
在這種芯片內(nèi)部,一般也是幾個(gè)邏輯器件,只是將某一方向的最后一個(gè)或者兩個(gè)管子的Vin換成了對(duì)應(yīng)的輸出而已。這本質(zhì)上還是第二種方法的應(yīng)用。
高電平輸出解耦
說(shuō)起來(lái)高大上,輸出解耦,其實(shí)就是一個(gè)三極管隔離電路,只是這個(gè)電路具體細(xì)節(jié)分析起來(lái)相對(duì)麻煩一點(diǎn),并且對(duì)于使用的MOS管參數(shù)也要仔細(xì)分析。
比如下圖電路。 首先查一下Q1的參數(shù), Vgsth = 0.9V.min Vsd = 1.1V.max
對(duì)于輸入輸出,有四種情況:
要點(diǎn)
對(duì)于Q1,Vgs在靜態(tài)要等于0V,最好Gate和Source使用同源電平,Vsd在靜態(tài)要小于手冊(cè)里Vsd的值,否則會(huì)造成管子打開(kāi)關(guān)不上的情況。靜態(tài)狀態(tài)下Vs<Vd。
有種設(shè)計(jì)會(huì)使用體二極管的單向?qū)ǚ乐孤╇?,這種情況下也必須滿足要點(diǎn)1的要求;當(dāng)漏電與體二極管方向發(fā)生沖突的時(shí)候,要優(yōu)先滿足體二極管方向。
C1是為了上電瞬間打開(kāi)管子的曲線平滑一些,同時(shí)讓輸入輸出電平穩(wěn)定后再提供Gate端電平。
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